为什么上拉电阻可以使引脚高电平?

为什么上拉电阻可以使引脚高电平?
RT,能不能详细地从电路原理上解释
不太明白，能不能详细一点说明？
特别是这里
引脚电压：为上拉电阻与引脚内部阻抗分压
远岭侧峰 1年前 已收到3个回答 举报
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玉雨虫 幼苗

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引脚高阻输出,自身不带偏置.外接上拉后,引脚电压：为上拉电阻与引脚内部阻抗分压,几乎为偏置电压.所以为高电平.
什么叫高阻态?是否理解?
在高阻状态下,输出电阻很大,引脚电压是虚的,不会从外界索取电流,也不能对外界提供电流.就算是很小的负载,也会对其引脚电压产生很大的影响.上拉就变成高电平,下拉就变成低电平.为了给负载提供电流,所以I/O端口需要上拉.

1年前

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交完税滚蛋 幼苗

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附图是比较器LM339的内部电路图，V0端就是339的输出端。

如果需要339输出低电平，则末极功率输出三极管处于饱和状态，输出端外部的电压会被V0短路至地端（也就是图中的Vcc-端），强行将输出端箝位为接近0V（低电平）。

如果需要339输出高电平，则末极功率输出三极管处于截止状态，如果没有在V0端接上上拉电阻RT，则V0端将得不到正电压（也就是Vcc+电压）。如果接上了RT则V0的电压确实取决于RT与Vo脚的内部阻抗（内部阻抗实际上趋于无穷大）的分压。


1年前

2

limit76 幼苗

共回答了4个问题 举报

说白了就是串联分压的原理，不加上拉电阻的时候电压过低或者没有高电平（oc门的），加了之后就相当于又有一路电流加入，所以太高电平

1年前

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