今有4级指令流水线,分别完成取指、指令译码并且取数、运算、送结果四步操作.

今有4级指令流水线,分别完成取指、指令译码并且取数、运算、送结果四步操作.
假设完成各步操作的时间依次为15ns,17ns,16ns,15ns.请问：
(1) 流水线操作的时钟周期应设计为多少?
(2) 若相邻两条指令I和I+1是：ADD R1,R3和SUB R3,R5.前者完成 (R1)+(R3) → R3的操作；后者完成 (R3) - (R5) → R5的操作,问是否发生数据相关?假设在硬件上不采取措施,那么第I+1条指令要推迟多少时间进行?
(3) 如果在硬件设计上加以改进,至少需推迟多少时间?
有一个具有20位地址和32位字长的存储器,由256K×8位DRAM芯片构成.问
1）该存储器能存储多少个字节的信息?
2）总共需要多少DRAM芯片?需要多少位地址作芯片选择?
3）画出该存储器的组成逻辑框图.